Joongang.co.kr 20日表示，英伟sk海力士开始招募将hbm4以3d堆栈方式直接集成到芯片上的达联D堆叠逻辑半导体（cpu、gpu）设计师。海U核

据悉，力士sk海力士正在与包括英伟达在内的尝试多家半导体公司讨论hbm4综合设计方法。

外电认为，内存如果nvidia和sk hynix共同设计集成芯片，心上sk hynix的英伟hbm4芯片很有可能通过半导体芯片的晶片结合技术，堆积在logic芯片上。达联D堆叠为了实现存储芯片与逻辑芯片的海U核合作，共同设计是力士不可避免的。

如果sk海力士取得成功，尝试不仅将改变逻辑和存储半导体连接的内存方式，还将改变制造方式等业界运营方式。心上

hbm spot目前位于cpu或gpu旁边的英伟中间层，使用1024位接口连接逻辑芯片。sk hynix制定了将hbm4直接堆积在logic芯片上，完全消除中介层的目标。

在某些方面，这种方式类似于amd的3d v-cache堆栈，它将l3 sram缓存封装在cpu芯片上，但hbm提供更多容量和更便宜的性能。

由于hbm4需要2048位接口，所以hbm4中继层非常复杂且昂贵。如果能把内存和逻辑芯片堆在一起，从经济效益上看是可能的，但也提出了散热的问题。

像nvidia h100这样的现代逻辑芯片包含非常大的hbm3内存，在提供巨大的vram带宽的同时还能产生数百瓦的热量。因此，逻辑和内存包的放热需要一个非常复杂的方法，这个方法甚至需要考虑液体冷却和/或浸水的放热。

韩国科学技术院电气电子工学系教授Kim Jung-ho表示：“如果2~3代以后发热问题得到解决，hbm和gpu将在没有中介层的情况下统一运行。”

业界有关负责人预测说：“在今后10年内，半导体游戏的规则可能会发生变化，因此存储器和逻辑半导体的差距可能会微乎其微。”

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